株式会社パソナ
【半導体設計・検証エンジニア】ASIC/FPGA設計
仕事内容
■業務内容：
・デジタル回路設計
・電子機器LSI仕様設計、論理回路設計
（Verilog-HDL、SystemVerilog、SystemC）、検証環境構築、検証業務、デバッグ業務
将来的には、PMとして下記業務もお任せします。
・プロジェクトマネジメント
（労務管理～納品まで）、顧客折衝、各種提案活動
■プロジェクト例：
・画像処理回路の設計・検証業務
・映像処理用ブロックのRTL設計・検証/ブロックの機能仕様書を基に詳細設計仕様書を作成
・詳細設計仕様書を基にRTLコーディング/機能仕様書、詳細設計仕様書を基に検証項目の抽出及び検証
■部門構成：
80名 20代後半～ 男女比（9：1）
[OS]Linux
[言語]Verilog-HDL、SystemVerilog、SystemC
[コミュニケーションツール]Redmine、GitHub、Git
[その他]シミュレーションツール、検証ツール
雇用形態
正社員
待遇・福利厚生・諸手当
■賞与年2回（6月、12月）
■社会保険完備（雇用・労災・健康・介護・厚生年金）
■職位手当、役割手当、職務手当
■時間外勤務手当、深夜勤務手当、法定休日勤務手当
■通勤手当、ほか諸手当 ※各種手当は、個人毎の役割、状況に応じて支給 【昨年度残業時間実績平均13.2 時間/月】
■定期健康診断(年1回）
■表彰制度（年1回）
■セーフティネット（無料の各種相談サービス/24時間365日）
■福利厚生アウトソーシングベネフィットワン
■カフェテリアポイント年間12~18万円相当
■持株会、積立貯蓄、財形制度、退職金制度
■ライフサポートコース利用制度（時間や場所を限定した働き方）
■ドリカム制度（自分の夢の実現を支援する制度）
■DO・CO・DE・MOワークスタイル制度 （在宅勤務）
■各種保険団体取扱い
■スキルアップ支援（各種研修制度、資格取得支援制度）
休日・休暇
＜年間休日120日以上＞
■完全週休2日制(土日祝)
■年末年始休暇
■年次有給休暇
■結婚休暇
■忌引休暇
■裁判員特別休暇
■事故休暇
■赴任休暇
■産前産後休暇
■育児・介護休業
■看護休暇
■チャレンジ休暇（勤続5年ごとに1週間の特別休暇）＜有給休暇取得奨励＞
■HAPPY HOLIDAY休暇(土日含み最大9連休取得可能)
■MY DAY休暇(誕生日月)
■マイケアデー（健康診断日）
就業時間
9:00～17:30 休憩12:00～13:00（実働7.5時間）
※勤務地がお取引先企業（派遣先企業もしくは受託案件実施場所）の場合、変更の可能性あり
労働条件の詳細につきましては面談時にお伝えします。
この求人に応募する企業情報
会社名
株式会社パソナ
設立年月
1998年 8月
代表者
栗本裕司
資本金
10,000万円
事業内容
エキスパートサービス(人材派遣)
BPOサービス(委託・請負)
HRコンサルティング
教育・研修
グローバルソーシング(海外人材サービス)
キャリアソリューション(人材紹介、キャリア支援)
アウトソーシング
ライフソリューション
地方創生ソリューション
本社在地
〒107-8352 東京都港区南青山3-1-30
従業員数
単体・1,367名
